2026世界杯亚盘 晶体管密度单代涨55%不靠新制程：华为“韬（τ）定律”说了什么

2026年5月25日，上海。

海外电路与系统考虑会（ISCAS 2026）主旨演讲台上，何庭波讲求发表了半导体领域的“韬（τ）定律”。这个以时期常数τ（tau）定名的新 scaling 原则，指向一个让通盘半导体行业齐必须靠近的事实：

摩尔定律的几何缩放时期也曾截止，下一个五十年的竞争律例正在被再行书写。

这不是一次认识发布会。撑捏韬定律的，是华为半导体团队在2020年5月至2026年5月间完成量产的381颗芯片——掩盖搬动末端、AI加快器、汽车电子、工业与基础形式五大品类。其中最引东谈主疑望的实证来自两个极点：一端是功耗仅数瓦的智高手机SoC，另一端是吉瓦级的AI检会集群。在这两个跨度达十二个数目级的场景中，并吞套设施论同期诞生。

“摩尔定律从未对于尺寸，它对于时期”

行业习尚用纳米筹商进步，但何庭波在论文中拆解了一个被遮拦了六十年的底层逻辑：摩尔定律的中枢从来不是“让晶体管变小”，而是“让信号更快到达目的地”。晶体管变小是为了开关更快，互联澄莹变密是为了传输更短，集成度耕作是为了减少数据跨范围次数——每一代技巧迭代的本色拜托物，齐是时期的压缩。

从皮秒级的晶体管开关到秒级的数据中心任务反应，空间缩放仅仅压缩时期的器用。既然如斯，为什么不告成以时期自己行为优化目的？这即是韬定律的中枢主张。

它界说了一个贯串晶体管、电路、芯片、系统四个层级的特征时期常数τ，并将τ的系统性缩减行为和谐优化目的。频率、延长、带宽、浑沌量——这些往常道不相谋的方针，一谈拘谨到并吞个度量衡之下。工艺工程师、电路想象师、系统架构师、软件开发者，终于不错在并吞套言语体系中磋磨问题。

论文将这一主张定位为自罗伯特·登纳德1974年提倡缩放表面以来，首个大略贯串通盘诡计架构、开采和谐优化目的的 scaling 原则。

登纳德缩放搞定了电压与尺寸等比例缩减的问题，撑捏了集成电路近三十年的性能功耗均衡，但在2005年前后最初失效，“暗硅时期”开启。而后，工艺、电路、架构、系统各层级各利己战，性能优化成为分散的局部行为，系统级时序沦为被迫残差。

韬定律试图重建这种全栈一致性。

它不取代摩尔定律或登纳德缩放，而是将几何缩放降格为广宽τ缩减技能中的一种。在这个框架下，封装、存储带宽、互联架构的权重不亚于晶体监工艺节点，以致更为要害。

这也意味着产业竞争律例的重写，论文直言，“竞争上风不再需要持久驻留在光刻技巧的最前沿”，封装、存储带宽和互联想象也曾取得了此前仅由先进逻辑节点独占的战术权重。对于无法获取起原进光刻开采的企业而言，这个判断具有不言自明的意味。

从更长的技巧史来看，几何缩放时期的闭幕分为两个阶段。2005年前后登纳德缩放最初失效，电压不再随特征尺寸等比例下跌；7纳米之后，依靠FinFET和环绕栅极（GAA）架构延续的几何缩放红利透彻见顶——速率足够效应使本征延长与沟谈长度从二次关系退化为线性关系，局部互连寄生参数主导了延长预算，掩模资本和EUV折旧将2纳米节点单颗芯片想象预算推过十亿好意思元。单晶体管资本在先进节点已不再下跌，以致初始回升。守护了五十年的“每代晶体管更多、资本更低”的行业逻辑透彻理会。

不换光刻换拓扑：从手机芯片到AI集群的实战考证

2020年之后，先进制程获取受限成为既定治理。华为半导体团队靠近的问题极为具体：工艺节点冻结的前提下，如何连续兑现单颗芯片的代际性能耕作？谜底是逻辑折叠（LogicFolding）——将数字、模拟和存储电路拆分到垂直堆叠的有源层，通过超细间距夹杂键合兑现层间互联，从拓扑层面重构逻辑电路的空间散播。

传统芯片想象把悉数门电路平铺在二维平面上，要害旅途上的信号线越长，寄生电阻电容越大，时钟频率就越低。逻辑折叠冲破这个平面假定，把要害旅途上的门电路分派到两个以致更多垂直堆叠的有源层。从电路想象者的视角看，多层芯片就像一个连气儿的全体结构，器件跨层散播，信号走线长度大幅缩减。实测数据告成体当今麒麟2026芯片上：

晶体管密度：从155 MTr/mm² 路线式耕作至238 MTr/mm²，涨幅约55%（现实诡计值为53.5%）——以往需要三年几何缩放才调达到的幅度 能效与主频：SoC性能核能效耕作41%，最高主频涨幅近13%，追念3.1 GHz 存储性能：SRAM运行频率耕作超40%，2026世界杯数据统计要害旅途镌汰，单比特能耗假造 互连支拨：代表性处理中枢时钟缓冲器减少50%以上，时钟偏差假造25%，布线长度缩减约30%

麒麟CPU性能核主频的迭代轨迹标注了这个调治：

从平面架构时期年均不到0.1 GHz的爬升，到逻辑折叠时期单代约0.3 GHz的高出，趋势线的斜率发生了根人道变化。论文同期透露，刻下游片版遴荐了“刻意保守”的策略——夹杂键合间距1.5微米，折叠仅行使于要害旅途而非全芯片，TSV接点仅相较顶层金属下移一层。瞻望到2031年，基于韬定律的芯片晶体管密度将突破400 MTr/mm²，据东谈主民日报报谈，这一水平可与1.4纳米制程相类比。

淌若说智高手机SoC是韬定律的极点治理测试场，那么AI数据中心则是另一个极点。论文揭示了一个在AI算力圈被世俗感知但少有系统敷陈的事实：高出80%的AI集群能耗花费在数据搬动上，而非诡计自己；高出70%的系统资本进入数据存储。镌汰数据在芯片间、机柜间、封装内的传输时期，与耕作诡计速率具有同等战术优先级。

华为在AI系统层面部署了三套协同架构。

和谐总线（Unified Bus）用一套全域平等契约替代传统多层级契约栈，实测将端到端辛苦探询延长从数十微秒压缩至约100纳秒，兑现约500倍的τ缩减，大领域多机柜集群可雷同为“一台机器”运行。

Hi-ONE光电互联引擎提供单路8 Tb/s的封装近距光互连带宽，SerDes传输距离从约100厘米压缩至5厘米，跨机柜传输距离从不及1米拓展至100米。

三维折叠（3D Folding）则搞定了一个更根柢的拓扑问题——在传统2.5D封装中，诡计才调随芯单方面积按N²增长，但内存带宽、互连和供电受限于芯片角落，仅按N增长。三维折叠将供电、存储和光互连从角落迁徙至垂直名义，使其一样进入N²增长轨谈。

三套架构变成闭环：和谐总线界说系统级通讯新范式，Hi-ONE搞定物理层带宽和距离瓶颈，3D Folding摈斥封装拓扑的先天局限。瞻望到2035年，基于这一体系的硬件集成度将兑现高出100倍的增长。昇腾990瞻望在2030年傍边初度引入逻辑折叠技巧，瑰丽着AI加快器架构从平面扇出时期向立体集成时期的过渡。

“竞争上风不再需要持久驻留在光刻技巧最前沿”

淌若仅把韬定律知晓为几项技巧的组合，那就低估了它的缱绻。

其更深层的设施论声明是：让工艺、电路、架构、软件团队围绕并吞个度量衡协同优化，任何单一层级的校阅必须传递到系统τ才有真谛。“下一好意思元应该侍从τ，而不是节点”，论文的这个判断，是对半个世纪以来以制程节点为中心的产业投资逻辑的告成挑战。

论文同期提倡了一个容易被技巧细节遮拦的产业判断。

8086时期，处理器与存储器被圭表化总线刻意分离，两大产业各自沿摩尔弧线安祥发展。AI时期正在逆转这一分离趋势：算力暴涨束缚涉及存储带宽、延长和封装的物理极限，HBM、夹杂键合、三维堆叠SRAM齐是并吞底层趋势的不同表征。逻辑与存储正在再行走向物理集成，供应链话语权向存储和封装厂商歪斜。

技巧标的也曾明确，但经济利益的分派律例尚不决型——论文将其界说为“改日十年行业必须搞定的结构性问题”。

论文以十分篇幅列出了韬定律尚未搞定的五个绽开问题：

面向三维架构的EDA器用链需要重建，现存器用面向二维平面想象时期开发，无法支捏多层堆叠裸片的单位级跨层分别； 晶圆间工艺偏差对时钟散播和时序裕量组成挑战； 夹杂键合和TSV自己存在寄生损耗，逻辑折叠的工程可行性取决于“τ收益是否大于τ损耗”的中枢不等式； τ是时期维度准则而非能耗准则，需要配套存储语义总线、封装近距光互连、后头供电和数据中心级DVFS等能耗优化体系； 行业基准测试体系需要从单方针评估升级为τ剖面基准。这些问题面向全行业绽开，任何单一企业齐无法安祥完成。

何庭波在演讲末尾抒发了绽开相助的意愿：“改日一定属于绽开相助。在韬定律的旅途下，咱们期待与众人科学家、工程师和产业伙伴细巧相助，共同鼓励半导体与电子产业捏续发展。”

从摩尔定律到登纳德缩放，再到今天的韬定律，半导体产业的底层叙事每一次更迭齐伴跟着旧次第的理会和新次第的开采。韬定律能否成为界说下一个时期的框架，取决于不仅仅一家企业，而是通盘产业链在改日六到十年的集体工程奉行。标的也曾标定，但谈路的每一米齐需要铺。（本文首发钛媒体APP，作家 | AGI Signal，剪辑 | 秦聪慧）

附论文地址：A Time Scaling Theory for Multi-Layer Electronic Systems

https://chinaxiv.org/abs/202605.00224